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數字系統設計綜合實驗報告
實驗1 加法器設計
1) 實驗目的
(1) 復習加法器的分類及工作原理。
(2) 掌握用圖形法設計半加器的方法。
(3) 掌握用元件例化法設計全加器的方法。
(4) 掌握用元件例化法設計多位加法器的方法。
(5) 掌握用Verilog HDL語言設計多位加法器的方法。
(6) 學習運用波形仿真驗證程序的正確性。
(7) 學習定時分析工具的使用方法。
2) 實驗原理
加法器是能夠實現二進制加法運算的電路,是構成計算機中算術運算電路的基本單元。目前,在數字計算機中,無論加、減、乘、除法運算,都是化為若干步加法運算來完成的。加法器可分為1位加法器和多位加法器兩大類。1位加法器有可分為半加器和全加器兩種,多位加法器可分為串行進位加法器和超前進位加法器兩種。
(1)半加器
如果不考慮來自低位的進位而將兩個1位二進制數相加,稱半加。實現半加運算的電路則稱為半加器。若設A和B是兩個1位的加數,S是兩者相加的和,C是向高位的進位。則由二進制加法運算規則可以得到。
(2)全加器
在將兩個1位二進制數相加時,除了最低位以外,每一位都應該考慮來自低位的進位,即將兩個對應位的加數和來自低位的進位三個數相加,這種運算稱全加。實現全加運算的電路則稱為全加器。
若設A、B、CI分別是兩個1位的加數、來自低位的進位,S是相加
的和,C是向高位的進位。則由二進制加法運算規則可以得到:
3)
(1)
(2)
(3) 實驗內容及步驟 用圖形法設計半加器,仿真設計結果。 用原件例化的方法設計全加器,仿真設計結果 用原件例化的方法設計一個4為二進制加法器,仿真設計結果,
進行定時分析。
(4) 用Verilog HDL語言設計一個4為二進制加法器,仿真設計結
果,進行定時分析。
(5) 分別下載用上述兩種方法設計4為加法器,并進行在線測試。
4)設計
1)用圖形法設計的半加器,如下圖1所示,由其生成的符號如圖2
所示。
2)用元件例化的方法設計的全加器如圖3所示,由其生成的符號如圖4所示。
圖三:
圖四:
5)全加器時序仿真波形如圖下圖所示
6)心得體會:
第一次做數字系統設計實驗,老師給我們講了用圖形法設計的全過程。在這次過程中,我進一步加強對理論知識的學習,將理論與實踐結合起來。實驗過程中遇到了一個小問題是生成半加器符號,后來發現缺了File/Create Default這一步。通過這一次的失誤,我明白了做事要認真!最后將實驗做出來了,體味了成功的喜悅!通過這次實驗我復習了加法器的分類及工作原理,
并掌握了用圖形法設計半加器的方法,掌握了用元件例化法設計全加器的方法,掌握了用元件例化法設計多位加法器的方法,掌握了用Verilog HDL語言設計多位加法器的方法,學習了運用波形仿真驗證程序的正確性,學習定時分析工具的使用方法。
[數字系統設計綜合實驗報告]
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