高速Viterbi譯碼器的優化和實現

摘要：大約束度卷積碼作為信道糾錯編碼在通信中得到了廣泛的應用，而其相應的Viterbi譯碼器硬件復雜度大，限制了譯碼速度。分析了Viterbi譯碼器的結構，優化了各模塊，合理地組織了存儲器結構，簡化了接口電路。用FPGA實現Viterbi譯碼器，提高了譯碼器速度。

    關鍵詞：卷積碼 Viterbi譯碼 ACS 路徑度量存儲 FPGA實現

Viterbi算法是一種基于最大后驗概率的卷積譯碼算法，應用廣泛。CDMA的IS-95標準和WCDMA 3 GPP標準將卷積碼作為高速實時數據傳輸的信道糾錯編碼，使Viterbi譯碼器成為移動通信系統的重要組成部分。

為保證糾錯性能，卷積碼結束度一般選擇比較大的，在3 GPP中規定約束度K=9。出于實時性的考慮，移動通信系統中對譯碼時延的要求比較高，需要高速譯碼器的支持。可是Viterbi譯碼算法的復雜度、所需存儲器容量與結束長度成指數增長關系，成為限制譯碼器速度的瓶頸。Viterbi譯碼器每解碼一位信息位就需對2 k-1個寄存器的狀態進行路徑度量，并對相應的存儲單元進行讀寫。這種情況下，可以采用狀態路徑存儲單元分塊的方法，以提高其譯碼性能，缺點是ACS單元與存儲器之間的接口電路十分復雜，不易實現。

本文分析和優化了Viterbi譯碼器的結構，提出了一種FPGA實現方案，簡化了接口電路，提高了速度。用這種結構實現的單片集成譯碼器譯碼速率達350kbps、時鐘頻率30MHz。以下先分析譯堿器總體結構，然后對各模塊設計和實現做詳細說明。

1 算法簡述及譯碼器結構

本文采用3 GPP標準規定的K=9，碼率r=1/2的(753,561)卷積碼，卷積編碼器送出的碼序列C，經過信道傳輸后送入譯碼器的序列為R。譯碼器根據接受序列R，按最大似然準則力圖找出正確的原始碼序列。

Viterbi譯碼過程可用狀態圖表示，圖1表示2個狀態的狀態轉移圖。Sj,t和Sj+N/2,t表示t時刻的兩個狀態。在t+1時刻，這兩個狀態值根據路徑為0或者1，轉移到狀態S2j+1和S2j+1,t+1。每一種可能的狀態轉移都根據接收到的有噪聲的序列R計算路徑度量，然后選擇出各個狀態的最小度量路徑（幸存路徑）。Viterbi算法就是通過在狀態圖中尋找最小度量路徑向前回溯L步，最后得到的即為譯碼輸出。

    本設計采用Xilinx Virtex600E FPGA芯片，在ALDEC公司的Active-HDL仿真環境下，用Verilog語言完成，并用Xilinx的ISE4綜合實現。Viterbi譯碼器系統框圖如圖2所示，主要由BMG(路徑計算模塊)、ACS(加比選模塊)、TB(路徑回溯模塊)、MMU（路徑存儲模塊）等部分組成。采用并行流水線結構，各個模塊在控制信號統一監控下工作，減少了讀取數據所需時間，充分發揮了FPGA高速計算的特性，提高了整個系統的效率。

2 子模塊的優化和實現

2.1 ACS模塊

由于采用的卷積碼約束度K=9，在譯碼過程中，每一時刻有2k-1=256個狀態，512個度量路徑值，為了獲得高速率，需采用盡

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