利用FPGA解決TMS320C54x與SDRAM的接口問題

摘要：介紹了如何利用FPGA設計TMS320C54x系列芯片與TMS62812A SDRAM之間的接口。這種接口方法適合于需要外擴大容量存儲器的應用場合。    關鍵詞：FPGA TMS320C54x SDRM 接口在DSP應用系統中，需要大量外擴存儲器的情況經常遇到。例如，在數碼相機和攝像機中，為了將現場拍攝的諸多圖片或圖像暫存下來，需要將DSP處理后的數據轉移到外存中以備后用。從目前的存儲器市場看，SDRAM由于其性能價格比的優勢，而被DSP開發者所青睞。DSP與SDRAM直接接口是不可能的。FPGA（現場可編程門陣列）由于其具有使用靈活、執行速度快、開發工具豐富的特點而越來越多地出現在現場電路設計中。本文用FPGA作為接口芯片，提供控制信號和定時信號，來實現DSP到SDRAM的數據存取。1 SDRAM介紹本文采用的SDRAM為TMS626812A，圖1為其功能框圖。它內部分為兩條，每條1M字節，數據寬度為8位，故存儲總容量為2M字節。所有輸入和輸出操作都是在時鐘CLK上升沿的作用下進行的，刷新時鐘交替刷新內部的兩條RAM。TMS626812A主要有六條控制命令，它們是：條激尖/行地址入口、列地址入口/寫操作、列地址入口/讀操作、條無效、自動刷新、自動刷新。SDRAM與TMS320C54x接口中用到的命令主要有：MRS、DEAC、ACTV、WRT-P、READ-P和REFR。這里，設計目的就是產生控制信號來滿足這些命令的時序要求。關于TMS626812A的具體說明可以查看其數據手冊。

2 SDRAM與TMS320C54x之間的通用接口圖2是DSP與SDRAM的通用接口框圖，圖中DSP I/F代表TMS320C54x端接口單元，SDRAM CNTL代表SDRAM端接口控制單元。SDRAM被設置成一次性讀寫128個字節，而DSP一次只讀寫一個字節，因而建立了兩個緩沖區B0、B1來緩存和中轉數據。B0、B1大小都為128字節，而且映射到DSP中的同一地址空間。盡管B0、B1對應于同一地址空間，但對兩個緩沖區不能在同一時刻進行合法訪問。實際上，當B0被DSP訪問時，B1就被SDRAM訪問，反之也成立。若DSP向B1寫數據，SDRAM就從B0讀數據；而當SDRAM的數據寫到B0中時，DSP就從B1讀數據。兩者同時從同一緩沖區讀或寫都將激發錯誤。上邊所述的數據轉移方式有兩種好處：一是加速了TMS320C54x的訪問速度，二是解決了二者之間的時鐘不同步問題。

3 FPGA中的硬件設計TMS320C54x為外部存儲器的擴展提供了下列信號:CLK、CS、AO～A15、D0～D15、RW、MATRB、ISTRB、IS，而SDRAM接收下列信號：CLK、CKE、CS、CQM、W、RAS、CAS、A0～A11。由于兩端控制信號不同，需要在DSP與SDRAM之間加上控制邏輯，以便將從DSP過來的信號解釋成SDRAM能夠接收的信號，圖3是用FPGA設計的頂層硬件接口圖。圖中主要由三個模塊：DSP-IQ、DMA-BUF和SD-CMD。其中DSP-IO是DSP端的接口，用來解碼TMS320C54x發送的SDRAM地址和命令。DMA-BUF代表緩沖區BO、B1。SＤ_CMD模塊用來產生SDRAM訪問所需的各種信號。DSP_IO模塊又包括IO_DMA、DSP_BUF和DSP_READ。IO_DMA產生SDRAM的命令信號，即圖3中的DSP_RDY、DSP_SD_RW、DSP_SD_BANK_SW、DSP_SD_ADDR[20..0]、DSP_SD_ADDR_RESET、DSP_SD_START。DSP_BUF產生訪問B0、B1的地址、數據和控制信號，圖3中指DSP_SD_BUFCLKI、DSP_SD_BUFCLKO、DSP_SD_

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