帶硬件地址識別的UART IP 的設計和實現

摘要：在通信和控制系統中，常使用異步串行通信控制器(UART)實現系統輔助信息的傳輸。為實現多點通信，通常用軟件識別發往本站點或其它站點的數據，這會加大CPU的開銷。介紹了一種基于FPGA的UART IP，由硬件實現多點通信時的數據過濾功能，降低了CPU的負擔，提高了系統性能。

    關鍵詞：UART 多點通信 FPGA 知識產權

在通信和控制系統中，常使用異步串行通信實現多塊單板之間的輔助通信，各個單板通過總線方式連接。為了實現點對點通信，需要由軟件定義一套較復雜的通信協議，過濾往來的數據，消耗了CPU較多的時間。89C51單片機有一種九位通信方式，采用一位地址位來實現通信對象的選擇，只對發往本地址的地址發生中斷進而接收數據。通用的UART芯片如16C550和89C51等構成總線式的通信系統時，需要由CPU通過軟件處理接收到的地址和產生九位的數據。本文介紹的UART采用Verilog HDL硬件描述語言設計，可以用FPGA實現，可應用于SoC設計中。其主要特性如下：

·全硬件地址識別，過濾數據不需要CPU的介入；支持一個特殊地址，可用于監聽和廣播。

·支持查詢和中斷兩種工作方式，中斷可編程。

·接收和發送通路分別有128Byte FIFO，每個接收字節附帶狀態信息。

·設計采用Verilog HDL語言，全同步接口，可移植性好。

·支持自環測試功能。

·波特率可以編程，支持八位或者九位兩種數據格式。

設計的UART的九位串行數據格式如圖1所示。在空閑狀態，數據線處于高電平狀態。總線由高到低跳變，寬度為一個波特率時間的負脈沖為開始位，然后是8bit的數據位。數據位后面是lbit的地址信息位。如果此位是1，表示發送的字節是地址信息；如果此位是0，傳輸的是正常數據信息。地址指示位后是串行數據的停止位。

1 UART設計

UART采用模塊化、層次化的設計思想，全部設計都采用Verilog HDL實現，其組成框圖如圖2所示。整個UART IP由串行數據發送模塊、串行數據接收模塊、接收地址識別模塊、接收和發送HIFO、總線接口邏輯、寄存器和控制邏輯構成。串行發送模塊和接收完成并/串及串/并的轉換，接收地址的識別由接收地址識別模塊完成。發送和接收HIFO用于緩存發送和接收的數據。總線接口邏輯用于連接UART IP內部總線和HOST接口。寄存器和控制邏輯實現UART IP內部所有數據的收發、控制和狀態寄存器、內部中斷的控制及波特率信號的產生。以下詳細說明主要部分的設計原理。

1.1 串行數據發送模塊

串行數據發送模塊將數據或

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