各大公司的硬件筆試題

各大公司的硬件筆試題

漢王筆試
下面是一些基本的數字電路知識問題，請簡要回答之，

各大公司的硬件筆試題

。
a) 什么是Setup 和Holdup時間？
b) 什么是競爭與冒險現象？怎樣判斷？如何消除？
c) 請畫出用D觸發器實現2倍分頻的邏輯電路？
d) 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？
e) 什么是同步邏輯和異步邏輯？
f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接口、所存器/緩沖器）。
g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？

2、可編程邏輯器件在現代電子設計中越來越重要，請問：
a) 你所知道的可編程邏輯器件有哪些？
b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。
3、設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包

括原理圖和PCB圖）到調試出樣機的整個過程。在各環節應注意哪些問題？

飛利浦－大唐筆試歸來

1，用邏輯們和cmos電路實現ab+cd
2. 用一個二選一mux和一個inv實現異或
3. 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。
 Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，

資料共享平臺

《各大公司的硬件筆試題》(http://salifelink.com)。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。時hold time不夠，數據同樣不能被打入觸發器。

4. 如何解決亞穩態
5. 用verilog/vhdl寫一個fifo控制器
6. 用verilog/vddl檢測stream中的特定字符串

信威dsp軟件面試題～

)DSP和通用處理器在結構上有什么不同，請簡要畫出你熟悉
的一種DSP結構圖

2)說說定點DSP和浮點DSP的定義（或者說出他們的區別）

3）說說你對循環尋址和位反序尋址的理解

4）請寫出【－8，7】的二進制補碼，和二進制偏置碼。
用Q15表示出0.5和－0.5

揚智電子筆試

第一題：用mos管搭出一個二輸入與非門。
第二題：集成電路前段設計流程，寫出相關的工具。
第三題：名詞IRQ,BIOS,USB,VHDL,SDR
第四題：unix 命令cp -r, rm,uname
第五題：用波形表示D觸發器的功能
第六題：寫異步D觸發器的verilog module
第七題：What is PC Chipset?
第八題：用傳輸門和倒向器搭一個邊沿觸發器
第九題：畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。

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