電子公司筆試題

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電子公司筆試題

IC 設計基礎（流程、工藝、版圖、器件）
1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相
關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念），

電子公司筆試題

。（仕蘭微面試題目）
2、FPGA 和 ASIC 的概念，他們的區別。（未知）
答案：FPGA 是可編程 ASIC。
ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一個
用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣
列等其它 ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、
開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點
3、什么叫做 OTP 片、掩膜片，兩者的區別何在？（仕蘭微面試題目）
4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）
5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）
6、簡述 FPGA 等可編程邏輯器件設計流程。（仕蘭微面試題目）
7、IC 設計前端到后端的流程和 eda 工具。（未知）

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8、從 RTL synthesis 到 tape out 之間的設計 flow,并列出其中各步使用的 tool.（未知）
9、Asic 的 design flow。（威盛 VIA 2003.11.06 上海筆試試題）
10、寫出 asic 前期設計的流程和相應的工具。（威盛）
11、集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）
先介紹下 IC 開發流程：
1.）代碼輸入（design input)
用 vhdl 或者是 verilog 語言來完成器件的功能描述，生成 hdl 代碼
BBS 語言輸入工具：SUMMIT VISUALHDL
h5k'?4]%Z6s1mMENTOR RENIOR
圖形輸入: composer(cadence);
viewlogic (viewdraw)
2.）電路仿真（circuit simulation)
將 vhd 代碼進行先前邏輯仿真，驗證功能描述是否正確
數字電路仿真工具：
BBSVerolog： CADENCE Verolig-XL
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
4MENTOR Modle-sim 2A.
模擬電路仿真工具： ***ANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.）邏輯綜合（synthesis tools)
邏輯綜合工具可以將設計思想 vhd 代碼轉化成對應一定工藝手段的門級電路；將初級仿真中
所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段進行再仿真，

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《電子公司筆試題》(http://salifelink.com)。
最終仿真結果生成的網表稱為物理網表。
12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）
13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？
（仕蘭微面試題目）
14、描述你對集成電路工藝的認識。（仕蘭微面試題目）
15、列舉幾種集成電路典型工藝。工藝上常提到 0.25,0.18 指的是什么？（仕蘭微面試題目）
16、請描述一下國內的工藝現狀。（仕蘭微面試題目）
17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）
18、描述 CMOS 電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）
19、解釋 latch-up 現象和 Antenna effect 和其預防措施.（未知）
20、什么叫 Latchup?（科廣試題）
21、什么叫窄溝效應? （科廣試題）
22、什么是 NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是 PNP、NPN？他們有
什么差別？（仕蘭微面試題目）
23、硅柵 COMS 工藝中 N 阱中做的是 P 管還是 N 管，N 阱的阱電位的連接有什么要求？（仕
蘭微面試題目）
24、畫出 CMOS 晶體管的 CROSS-OVER 圖（應該是縱剖面圖），給出所有可能的傳輸特性
和轉移特性。（Infineon 筆試試題）
25、以 interver 為例,寫出 N 阱 CMOS 的 process 流程,并畫出剖面圖。（科廣試題）
26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a
metal,poly and diffusion in tranditional CMOS process. （威盛筆試題 circuit
design-beijing-03.11.09）

27、說明 mos 一半工作在什么區。（凹凸的題目和面試）

28、畫 p-bulk 的 nmos 截面圖。（凹凸的題目和面試）

29、寫 schematic note（？），越多越好。（凹凸的題目和面試）

30、寄生效應在 ic 設計中怎樣加以克服和利用。（未知）

31、太底層的 MOS 管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公

式推導太羅索，除非面試出題的是個老學究。IC 設計的話需要熟悉的軟件: Cadence,Synopsys,

Avant，UNIX 當然也要大概會操作。

32、unix 命令 cp -r, rm,uname。（揚智電子筆試）

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